2. Wafer level Package(5) TSV 공정 1) TSV 패키지 공정 (Via middle 기준) ①~④ 웨이퍼 공정에서 Via 형성 ⑤~⑥ 웨이퍼 앞면 Solder bump 형성 ⑦~⑨ Carrier wafer를 붙여 Back grinding ⑩ 뒷면에 bump 형성 ⑪~⑫ 칩단위로 Dicing 2) TSV 형성 공정 ① FEOL : CMOS를 wafer에 형성 ② HM Patterning : Hard Mask로 패턴형성 (TSV 형성 위치) ③ TSV etching : Si Dry etching해 깊은 trench 형성 ④ Dielectric CVD : Oxide같은 절연막 증착 (채울 Cu를 Si와 절연+그라인딩시 Cu로 인한 S..

4. 적층(stack) 패키지 적층 패키지는 분류에서 언급된 각 패키지 종류에 다 적용 가능 ∴ 기존의 패키지 분류에서는 적층 패키지가 포함 X (1) 패키지 적층패키지 자체 ( 테스트 완료된 )를 수직으로 적층 불량 패키지를 양품으로 교체하는 rework이 용이패키지 크기가 큼신호전달 경로가 김 : 전기적 특성이 떨어짐 (a) TSOP stack Lead frame끼리 적층 (b) BGA stack Substrate끼리 적층 : ball로 연결하는게 아니면 연결 불가능 --> Sub 타입의 경우 칩 적층을 많이 이용 위 아래가 ball로 연결된게 x ? (c) PoP (Package on Package) stack Substrate 적층 上 부..