반도체 패키징 종류 Ⅱ

3. Wafer Level Package

(1) Fan in WLCSP ( Wafer Level Chip Scale Package )

     : 웨이퍼 위에 바로 패키지용 배선 + 절연층 + Solder ball 형성

   

장점

단점

① 작은 크기 패키지 구현 가능     ( 칩의 크기 = 패키지 크기 ) ② 전기적 특성 향상     ㄴ 전기적 전달 경로 짧음 (Sub 없이 칩에 바로 Solder ball 부착)   ③ Net die 수 多        ㄴ Sub, wire 이용 X   --> if) 수율 高, 저비용 공정 가능

① 물리/화학적 보호 취약 ( Si 칩이 그대로 패키지 ) ② PCB Sub - Si간 열팽창 계수차가 큼        --> 둘 사이를 연결해줄 Solder ball에 응력 집중 ③ 기존의 패키지 인프라를 이용 못할 수 있음    ㄴ 메모리의 경우 메모리 용량 동일하더라도 칩을 새로 개발하면         기존 인프라 이용 불가    ㄴ 패키지 볼 배열 > 칩 크기 일경우 Solder ball layout을         패키지에 만들지 X : 패키징 불가 ④ 웨이퍼의 칩수가 적을 경우 패키지 비용 증가 가능성      ㄴ ex. 패키지 공정 비용 100만원               칩수 2000개 :  패키지 하나당 제조 비용 = 500원                칩수 500개 : 패키지 하나당 제조 비용 = 2000원    ( 컨벤셔널은 칩 크기에 관계없이 칩당 패키지 비용 일정) ⑤수율이 낮을 경우 wafer level package 제조 비용 증가      ㄴ 불량품에 대해서도 패키지 공정을 진행하므로

 

(2) Fan out WLCSP 

 : 팬인의 장점을 가지면서 단점을 극복한 기술 

반도체 공정 수업자료

* Fan : 칩크기를 의미

	Fan in WLCSP	Fan out WLCSP
칩크기 / 패키지 크기 관계	칩크기 = 패키지 크기 ㄴ 칩 크기 안에 패키지용 solder ball 모두 구현	칩크기 ≠패키지 크기   ㄴ 칩 밖에도 패키지용 solder ball 구현
공정 과정	웨이퍼를 패키지 완료후 자름	칩을 자르고 잘라진 칩을 캐리어에 배열하여 웨이퍼 형태를 다시 만듦

 

• 전기적 특성 좋음 ( 기존 Fan in의 장점 그대로 )
• Fan in의 단점 극복

        ③ 재배열시 칩간 간격 설정 값에 따라 패키지 크기 조절 가능

              ㄴ 기존의 패키지 테스트 인프라 이용 가능

        ⑤ 칩을 자른 후에 공정 진행 : 양품만 캐리어에 배열

 

•  Fan out WLCSP  기술 변천사

        1) 초기 Fan out WLCSP 공정 과정

Fan out WLCSP 공정 ( 반도체 공정 수업자료 )

 

: 칩을 자름 --> 잘라진 칩을 캐리어에 배열하여 웨이퍼 형태 만듦 (EMC로 채워) 

--> 웨이퍼 레벨 공정 진행 --> 절단 (Dicing) --> Fan out WLCSP 완성

 

EMC로 웨이퍼 몰드하는 과정에서 EMC의 흐름 문제 (영구 접착이 X)

   ㄴ 캐리어에 붙은 칩에 변위 발생

        --> 변위에 의해 패턴 크기 커짐 : 최소 패턴 형성 한계

 

2) RDL 우선 기술 ( 기존 최소 패턴형성 한계 극복 )

몰드 우선 Fan out WLCSP vs RDL 우선 Fan out WLCSP ( 반도체 공정 수업자료 )

 

: RDL 기술로 금속 배선 형성 --> 그 위에 잘린 칩을 붙임 (영구 접착 : 몰드 공정중 변위 X)

 

∴ 미세 패턴 형성 가능

 

3) 판넬 타입 Fan out WLCSP   

장점	한계
①  판넬 : 300nm X 300nm와 같은 사각형 형태         ㄴ 배열 가능한 칩 개수 많음 ( 기존은 원형 ) ②  공정 비용 낮출 수 O	① 기존 장비 이용 X (판넬 공정을 위한 장비 개발 필요) ② 기존 웨이퍼 공정과 차이 O   ③  최소 패턴 형성에는 좋지 X

 

 

(3) RDL ( ReDistribution Later ) 

• 패드 재배열 : 금속 층을 더 형성 시켜 이미 형성된 Pad를 원하는 위치에 재배열 

RDL이 적용된 칩과 단면도 ( 반도체 공정 수업 자료 )

 

           ㄴ 패키지 과정에서 패드만 재배열할 때 효과적

 

• 센터 패드 칩을 칩 적층할 때 이용

Dual Die Package ( 단면 비교 )

 

     ㄴ UP/Down ( RDL없이 DDP한 경우 )

         1) Down 부분 chip - 아래에서 뒤집어 Sub 가운데 구멍을 통해 wire 연결

         2) UP 부분 chip - 와이어 길게 연결 

         3) 와이어 길이 차이 발생 : 전기적 특성 차이

         4) 3개이상 적층시 와이어 누름 발생 

             ∴ 고속의 전기특성 필요시 RDL은 필수적 

 

• RDL 형성 금속 재료로 Au, Al등이 쓰임

          ㄴ 형성후 와이어 본딩을 해야하므로 와이어로 많이 쓰이는

               Au 와이어와 금속 접합성이 우수한 재료 이용

 

출처 : 반도체 공정 수업자료, SK hynix newsroom, 반도체의 부가가치를 올리는 패키지와 테스트 (서민석)